[Cuộn cảm tích hợp] Những phát triển tiên tiến trong công nghệ cuộn cảm trên chip và MEMS

Cấu trúc cơ bản và nguyên tắc làm việc của cuộn cảm tích hợp

Khi các thiết bị điện tử tiếp tục phát triển theo hướng thu nhỏ và tích hợp cao hơn, các cuộn cảm rời truyền thống không còn có thể đáp ứng được các yêu cầu của giải pháp Hệ thống trên chip (SoC) và Hệ thống trong gói (SiP). Cuộn cảm tích hợp, một công nghệ cuộn cảm mới nổi, đang dần trở thành thành phần chính trong mạch tích hợp tần số vô tuyến và mạch tích hợp quản lý năng lượng.

Định nghĩa và phân loại cuộn cảm tích hợp

Cuộn cảm tích hợp là các thành phần cảm ứng được sản xuất trực tiếp trên chip bán dẫn hoặc trong các đế đóng gói, loại bỏ nhu cầu sử dụng các thành phần rời rạc bên ngoài để đạt được chức năng cảm ứng. Dựa trên quy trình sản xuất và vị trí tích hợp, cuộn cảm tích hợp chủ yếu được phân loại thành các loại sau:

1. Cuộn cảm trên chip:

• Được sản xuất trực tiếp trên chip bán dẫn sử dụng quy trình CMOS tiêu chuẩn
• Tận dụng các lớp kết nối kim loại của chip để tạo thành các cấu trúc xoắn ốc hoặc dây dẫn khác
• Được tích hợp hoàn toàn trong chip, không cần thêm không gian đóng gói

2. Cuộn cảm trong gói:

• Được sản xuất bên trong hoặc trên bề mặt nền bao bì chip
• Tận dụng các lớp kim loại của nền bao bì để tạo thành cấu trúc cảm ứng
• Được đóng gói đồng thời với chip nhưng không nằm trong chính chip

3. MEMS Cuộn cảm:

• Được sản xuất bằng quy trình Hệ thống vi cơ điện tử (MEMS)
• Có thể đạt được cấu trúc ba chiều và lơ lửng
• Thường có hệ số Q cao hơn và hiệu suất vượt trội

4. Cuộn cảm nhúng chất nền:

• Được nhúng trong chất nền PCB hoặc gốm
• Tận dụng cấu trúc nhiều lớp của chất nền để tạo thành cuộn cảm
• Có thể đạt được giá trị điện cảm tương đối lớn và khả năng xử lý công suất cao hơn

Cấu trúc cơ bản của cuộn cảm tích hợp

Thiết kế cấu trúc của cuộn cảm tích hợp ảnh hưởng trực tiếp đến các thông số hiệu suất của chúng. Các cấu trúc cuộn cảm tích hợp phổ biến bao gồm:

1. Cấu trúc xoắn ốc phẳng

Cấu trúc xoắn ốc phẳng là dạng cuộn cảm tích hợp phổ biến nhất, chủ yếu bao gồm:

• Square Hình xoắn ốc:

• Cấu tạo đơn giản, dễ chế tạo

• Từ trường tập trung ở các góc dẫn đến tổn thất cao hơn

• Hiệu quả sử dụng không gian cao

• Hình xoắn ốc tròn:

• Phân bố từ trường đồng đều, tổn thất thấp hơn

• Độ phức tạp của quy trình sản xuất cao hơn

• Hệ số Q thường cao hơn hình xoắn ốc vuông

• Hình xoắn ốc hình bát giác:

• Kết hợp ưu điểm của cả thiết kế hình vuông và hình tròn

• Dễ dàng thực hiện trong các quy trình CMOS tiêu chuẩn

• Cân bằng tốt giữa hiệu suất và hiệu quả diện tích

• Hình xoắn ốc đa giác:

• Số mặt có thể tối ưu theo yêu cầu

• Có thể đạt được hiệu suất tốt hơn cho các ứng dụng cụ thể

2. Cấu trúc xếp chồng nhiều lớp

Cấu trúc xếp chồng nhiều lớp sử dụng nhiều lớp kim loại của chip hoặc gói để tạo thành cấu trúc điện cảm ba chiều:

• Series Đang xếp chồng:

• Nhiều lớp cuộn cảm xoắn ốc mắc nối tiếp

• Có thể đạt được giá trị điện cảm lớn hơn

• Điện dung ký sinh cao hơn

• Xếp song song:

• Nhiều lớp cuộn cảm xoắn ốc nối song song

• Giảm điện trở DC

• Thích hợp cho các ứng dụng có dòng điện cao

• Xếp chồng đối xứng:

• Hướng xoắn ốc ngược nhau ở lớp trên và lớp dưới

• Giảm điện dung ký sinh

• Cải thiện tần số tự cộng hưởng

3. Cấu trúc treo

Cấu trúc treo chủ yếu được sử dụng trong cuộn cảm MEMS, tạo ra cấu trúc dây dẫn lơ lửng thông qua kỹ thuật chế tạo vi mô:

• Các xoắn ốc treo:

• Giảm sự liên kết với chất nền

• Tổn thất chất nền thấp hơn

• Hệ số Q được cải thiện

• Solenoid ba chiều:

• Cấu trúc điện từ vuông góc với bề mặt chip

• Hướng từ thông vuông góc với đế

• Giảm tổn thất do dòng điện xoáy

• Cấu trúc hình xuyến:

• Mạch từ kín, rò rỉ từ trường tối thiểu

• Cấu tạo phức tạp, khó chế tạo

• Hiệu suất EMI xuất sắc

Nguyên tắc làm việc và cơ chế vật lý

Nguyên lý làm việc của cuộn cảm tích hợp giống hệt với cuộn cảm truyền thống, dựa trên định luật cảm ứng điện từ Faraday. Tuy nhiên, do kích thước vi mô và môi trường tích hợp độc đáo, cơ chế vật lý của chúng có một số đặc điểm riêng biệt.

1. Cơ chế cảm ứng điện từ

Khi dòng điện chạy qua cấu trúc dây dẫn của một cuộn cảm tích hợp:

• Từ trường được tạo ra xung quanh dây dẫn, có mật độ từ thông tỉ lệ với dòng điện
• Khi dòng điện thay đổi thì từ trường cũng thay đổi tương ứng
• Từ trường biến thiên sinh ra một suất điện động ngược trong dây dẫn
• Phản điện động này chống lại sự thay đổi của dòng điện, biểu hiện bằng đặc tính cảm ứng

2. Cơ chế tổn hao

Cơ chế tổn hao trong cuộn cảm tích hợp phức tạp hơn so với cuộn cảm truyền thống:

• Tổn hao dây dẫn:

• Tổn thất điện trở DC (I²R)

• Tổn thất do hiệu ứng bề mặt (nồng độ dòng điện trên bề mặt dây dẫn ở tần số cao)

• Tổn thất do hiệu ứng lân cận (ảnh hưởng lẫn nhau của dòng điện trong các dây dẫn liền kề)

• Tổn thất cơ chất:

• Tổn hao ghép điện dung (khớp điện dung giữa dây dẫn và đế)

• Tổn hao dòng điện xoáy (từ trường gây ra dòng điện xoáy trong đế)

• Tổn hao dòng điện dịch chuyển (dòng điện xoay chiều thông qua điện dung nền)

• Tổn thất bức xạ:

• Tổn thất bức xạ sóng điện từ (đáng kể ở tần số cao)

• Liên quan đến kích thước cuộn cảm và tần số hoạt động

3. Mô hình mạch tương đương

Mô hình mạch tương đương cho cuộn cảm tích hợp thường bao gồm:

• Độ tự cảm chính L: giá trị độ tự cảm lý tưởng - Điện trở nối tiếp Rs: biểu thị tổn hao dây dẫn - Điện dung song song Cp: biểu thị điện dung giữa các vòng và điện dung nối đất - Điện dung nền Csub và điện trở nền Rsub: biểu thị sự ghép với nền - Hỗ cảm M: biểu thị sự ghép từ với các mạch xung quanh

Các tham số này xác định chung các đặc tính hiệu suất của cuộn cảm tích hợp, bao gồm hệ số Q, tần số tự cộng hưởng và giá trị điện cảm hiệu dụng.

Thử thách thiết kế và hạn chế hiệu suất của cuộn cảm trên chip

Cuộn cảm trên chip là thành phần cảm ứng được sản xuất trực tiếp trên chip bán dẫn. Mặc dù mang lại lợi thế về khả năng tích hợp cao nhưng chúng cũng phải đối mặt với những thách thức nghiêm trọng về thiết kế và hạn chế về hiệu suất.

Mâu thuẫn cơ bản giữa quy mô và hiệu suất

Thách thức cơ bản nhất mà cuộn cảm trên chip phải đối mặt là sự mâu thuẫn giữa kích thước và hiệu suất.

1. Mối quan hệ giữa Giá trị điện cảm và Diện tích

Giá trị độ tự cảm của cuộn cảm trên chip có liên quan chặt chẽ với diện tích chiếm dụng của chúng:

• Công thức gần đúng cho độ tự cảm phẳng của cuộn cảm xoắn ốc:
  L ≈ μ₀ × n2 × davg × c₁ × ln(c₂/ρ)

Trong đó:

• n là số vòng quay

• davg là đường kính trung bình

• c₁ và c₂ là các hằng số liên quan đến hình dạng

• ρ là tỷ lệ lấp đầy (tỷ lệ chiều rộng dây dẫn và khoảng cách)

• Giới hạn hiệu quả khu vực:

• Giá trị điện cảm xấp xỉ tỉ lệ với diện tích

• Cuộn cảm 1nH thường yêu cầu diện tích khoảng 100μm×100μm trong các quy trình CMOS tiêu chuẩn

• Cuộn cảm lớn hơn 10nH cực kỳ khó triển khai trên chip

2. Mối quan hệ giữa yếu tố Q và kích thước

Hệ số Q là chỉ số chính để đánh giá hiệu suất của cuộn cảm, được định nghĩa là tỷ lệ giữa năng lượng lưu trữ và năng lượng tiêu hao:

Q = ωL/R

Đối với cuộn cảm trên chip:

• Hệ số Q tăng theo kích thước cuộn cảm
• Cuộn cảm cỡ nhỏ thường có hệ số Q rất thấp (<10)
• Trong cùng một quy trình, hệ số Q gần như tỷ lệ thuận với đường kính cuộn cảm

Những hạn chế và thách thức trong quy trình

Quy trình sản xuất chất bán dẫn đặt ra nhiều hạn chế đối với thiết kế cuộn cảm trên chip.

1. Độ dày lớp kim loại Hạn chế

Các lớp kết nối kim loại trong quy trình CMOS thường rất mỏng:

• Quy trình CMOS tiêu chuẩn:

• Độ dày lớp kim loại thông thường: 0,5~1μm

• Độ dày lớp kim loại trên cùng: 2~3μm

• Dây nối đồng dày hơn một chút so với dây nối nhôm

• Tác động của độ dày đến hiệu suất:

• Lớp kim loại mỏng dẫn đến điện trở DC cao

• Hiệu ứng da tăng thêm sức đề kháng hiệu quả ở tần số cao

• Giới hạn khả năng mang dòng điện tối đa của cuộn cảm

2. Quy tắc mật độ lấp đầy kim loại

Quy trình CMOS hiện đại yêu cầu mật độ lấp đầy kim loại đồng nhất trên các lớp để đảm bảo độ phẳng trong quy trình đánh bóng cơ-hóa học (CMP):

• Mật độ lấp đầy điển hình Yêu cầu: 20%~80%
• Tác động đến thiết kế cuộn cảm:
• Cần bổ sung thêm kim loại lấp đầy xung quanh cuộn cảm
• Chất độn kim loại tạo ra sự ghép nối ký sinh với cuộn cảm
• Giảm hệ số Q và thay đổi giá trị điện cảm

3. Giới hạn quy tắc thiết kế

Quy tắc thiết kế quy trình bán dẫn áp đặt các giới hạn nghiêm ngặt đối với cấu trúc cuộn cảm:

• Độ rộng đường tối thiểu và Khoảng cách:

• Giới hạn số vòng quay tối đa trên một đơn vị diện tích

• Ảnh hưởng đến giá trị điện cảm và hệ số Q

• Khoảng cách lớp kim loại:

• Hạn chế hiệu suất của cuộn cảm xếp chồng nhiều lớp

• Tăng điện dung ký sinh giữa các lớp

• Via Rules:

• Giới hạn mật độ dòng điện trong các kết nối giữa các lớp

• Tăng sức đề kháng hàng loạt