統合インダクタの基本構造と動作原理
電子デバイスが進化を続ける中、小型化と高集積化により、従来のディスクリート インダクタは、システム オン チップ (SoC) およびシステム イン パッケージ (SiP) ソリューションの要件を満たすことができなくなりました。集積インダクタは、新たなインダクタ技術として、高周波集積回路や電源管理集積回路の主要コンポーネントとなりつつあります。
集積インダクタの定義と分類
集積インダクタとは、半導体チップ上またはパッケージ基板内で直接製造される誘導部品を指し、外部実装の必要がありません。誘導機能を実現するディスクリートコンポーネント。製造プロセスと統合場所に基づいて、統合インダクタは主に次のカテゴリに分類されます。
- オンチップ インダクタ:
- 標準CMOSプロセスを使用して半導体チップ上に直接製造
- チップの金属相互接続層を利用して、スパイラルまたはその他の導体構造を形成します。
- チップ内に完全に統合されているため、追加のパッケージング スペースは不要です。
- パッケージ内インダクタ:
- チップパッケージ基板の内部または表面で製造
- パッケージ基板の金属層を利用して誘導構造を形成する
- チップと同時にパッケージ化されますが、チップ自体にはパッケージ化されません
- MEMS インダクタ:
- 微小電気機械システム (MEMS) プロセスを使用して製造
- 立体構造や吊り下げ構造を実現可能
- 通常、より高い Q ファクターと優れたパフォーマンスを特徴とします
- 基板埋め込みインダクタ:
- PCB またはセラミック基板内に埋め込み
- 基板の多層構造を利用してインダクタを形成
- 比較的大きなインダクタンス値とより高い電力処理を実現できます。
統合インダクタの基本構造
統合インダクタの構造設計は、その性能パラメータに直接影響します。一般的な集積インダクタ構造は次のとおりです。
1. 平面スパイラル構造
平面スパイラル構造は、主に次のような集積インダクタの最も一般的な形式です。
-
正方形スパイラル:
-
シンプルな構造、製造が容易
-
角に磁界が集中し、損失が増加する
-
高いスペース利用効率
-
円形スパイラル:
-
均一な磁場分布、より低い損失
-
製造プロセスの複雑さの増加
-
通常、Q ファクターは正方形スパイラルより高い
-
八角形スパイラル:
-
正方形と円形のデザインの両方の利点を組み合わせたもの
-
標準的なCMOSプロセスでの実装が容易
-
パフォーマンスと面積効率の良好なバランス
-
多角形スパイラル:
-
要件に応じて側面の数を最適化できます
-
特定のアプリケーションでより優れたパフォーマンスを実現できます。
2. 多層積層構造
多層積層構造は、チップまたはパッケージの複数の金属層を利用して 3 次元インダクタ構造を形成します。
-
シリーズ スタッキング:
-
複数のスパイラルインダクタ層を直列に接続
-
より大きなインダクタンス値を実現可能
-
より高い寄生容量
-
並列スタッキング:
-
並列接続された複数のスパイラルインダクタ層
-
直流抵抗を低減します
-
高電流アプリケーションに最適
-
対称スタッキング:
-
上層と下層で螺旋の方向が逆
-
寄生容量を低減します
-
自己共振周波数の向上
3. 吊り下げ構造
吊り下げ構造は主に MEMS インダクタで使用され、微細加工技術によって吊り下げられた導体構造を作成します。
-
Suspendedスパイラル:
-
基板とのカップリングの低減
-
基板損失の低減
-
Q ファクターの改善
-
三次元ソレノイド:
-
チップ表面に対して垂直なソレノイド構造
・磁束方向は基板に垂直 -
渦電流損失の低減
-
トロイダル構造:
-
閉磁路、最小限の磁界漏洩
-
構造が複雑で製造が難しい
-
優れた EMI 性能
動作原理と物理的メカニズム
集積インダクタの動作原理は、ファラデーの電磁誘導の法則に基づいた従来のインダクタと同じです。ただし、そのマイクロスケールの寸法と独特の集積環境により、その物理メカニズムにはいくつかの特有の特徴があります。
1. 電磁誘導メカニズム
集積インダクタの導体構造に電流が流れる場合:
- 導体の周囲に磁場が生成され、磁束密度は電流に比例します。
- 電流が変化すると、それに応じて磁場も変化します
- 磁場の変化により、導体に逆起電力が誘発されます。
- この逆起電力は電流の変化に抵抗し、誘導特性として現れます。
2. 損失メカニズム
集積インダクタの損失メカニズムは、従来のインダクタよりも複雑です。
-
導体損失:
-
DC 抵抗損失 (I²R)
-
表皮効果損失（高周波における導体表面への電流集中）
-
近接効果損失 (隣接する導体の電流の相互影響)
-
基板損失:
-
容量性結合損失（導体と基板間の容量性結合）
-
渦電流損失 (基板内で渦電流を引き起こす磁場)
-
変位電流損失 (基板容量を通る交流)
-
放射損失:
-
電磁波放射損失（高周波で顕著）
-
インダクタのサイズと動作周波数に関連します
3. 等価回路モデル
集積インダクタの等価回路モデルには、通常次のものが含まれます。
- 主インダクタンス L: 理想インダクタンス値
- 直列抵抗 Rs: 導体損失を表す
- 並列容量 Cp: 巻線間容量と対地容量を表します。
・基板容量Csub、基板抵抗Rsub：基板との結合を表す - 相互インダクタンス M: 周囲の回路との磁気結合を表します
これらのパラメータは、Q 値、自己共振周波数、実効インダクタンス値など、統合インダクタの性能特性を集合的に決定します。
オンチップの設計課題と性能制限インダクタ
オンチップ インダクタは、半導体チップ上に直接製造される誘導性コンポーネントです。これらは高度な統合という利点を提供しますが、同時に厳しい設計上の課題とパフォーマンスの制限にも直面します。
サイズとパフォーマンスの根本的な矛盾
オンチップ インダクタが直面する最も基本的な課題は、サイズと性能の矛盾です。
1. インダクタンス値と面積の関係
オンチップ インダクタのインダクタンス値は密接な関係があります。彼らの占領地域へ:
- 平面スパイラル インダクタのインダクタンスの近似式:
L ≈ μ₀ × n² × davg × c₁ × ln(c₂/ρ)
ここで:
-
n はターン数です
-
davg は平均直径です
-
c₁ と c₂ は形状関連の定数です
-
ρ は充填率 (導体の幅と間隔の比) です。
-
面積効率の制限:
-
インダクタンス値は面積にほぼ比例します。
-
標準CMOSプロセスでは、1nHインダクタには通常約100μm×100μmの面積が必要です
-
10nH を超えるインダクタはオンチップ実装が非常に困難です
2. Q ファクタとサイズの関係
Q ファクタはインダクタの性能を評価するための重要な指標であり、エネルギー貯蔵量とエネルギーの比として定義されます。損失:
Q = ωL/R
オンチップ インダクタの場合:
- Q値はインダクタのサイズとともに増加します
- 小型のインダクタは通常、Q 値が非常に低い (<10)
- 同じプロセスでは、Q ファクターはインダクタの直径にほぼ比例します。
プロセスの制限と課題
半導体製造プロセスは、オンチップ インダクタの設計に複数の制限を課します。
1. 金属層の厚さの制限
CMOS プロセスの金属相互接続層は通常非常に薄いです:
-
標準 CMOS プロセス:
-
通常の金属層の厚さ: 0.5~1μm
-
上部金属層の厚さ: 2~3μm
-
銅の相互接続はアルミニウムの相互接続よりわずかに厚い
-
パフォーマンスに対する厚さの影響:
-
金属層が薄いため、DC 抵抗が高くなります
-
表皮効果により、高周波での実効抵抗がさらに増加します
-
インダクタの最大電流容量を制限します
2. 金属充填密度のルール
最新の CMOS プロセスでは、化学機械研磨 (CMP) プロセスの平坦性を確保するために、層全体で均一な金属充填密度が必要です。
- 一般的な充填密度要件: 20%~80%
- インダクタ設計への影響:
- インダクタの周囲に金属充填を追加する必要がある
- 金属充填によりインダクタとの寄生結合が発生します。
- Q ファクターを低減し、インダクタンス値を変更します
3. 設計ルールの制限
半導体プロセスの設計ルールは、インダクタ構造に厳しい制限を課します。
-
最小線幅と間隔:
-
単位面積あたりの最大ターン数を制限します
-
インダクタンス値と Q 値に影響します
-
金属層間隔:
-
多層スタックインダクタの性能を制限する
-
層間の寄生容量を増加します
-
ルール 経由:
-
層間接続の電流密度を制限します
-
直列抵抗を増加します
