통합 인덕터의 기본 구조 및 작동 원리
전자 기기가 소형화 및 더 높은 집적도로 계속 발전함에 따라 기존의 이산 소자는 인덕터는 더 이상 SoC(시스템 온 칩) 및 SiP(시스템 인 패키지) 솔루션의 요구 사항을 충족할 수 없습니다. 새로운 인덕터 기술인 통합 인덕터는 점차 무선 주파수 집적 회로 및 전원 관리 집적 회로의 핵심 구성 요소가 되고 있습니다.
통합 인덕터의 정의 및 분류
통합 인덕터는 반도체 칩 또는 패키징 기판 내에서 직접 제조된 유도 구성 요소를 말하며 외부 개별 구성 요소가 필요하지 않습니다. 유도 기능을 달성하기 위해. 제조 공정 및 통합 위치에 따라 통합 인덕터는 주로 다음 범주로 분류됩니다.
- 온칩 인덕터:
- 표준 CMOS 공정을 사용하여 반도체 칩에서 직접 제조됨
- 나선형 또는 기타 도체 구조를 형성하기 위해 칩의 금속 상호 연결 레이어를 활용합니다.
- 칩 내에 완전히 통합되어 추가 포장 공간이 필요하지 않습니다.
- 패키지 내 인덕터:
- 칩 패키징 기판 내부 또는 표면에 제조
- 패키징 기판의 금속층을 활용하여 유도구조 형성
- 칩과 동시에 패키징되지만 칩 자체에는 패키징되지 않습니다.
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MEMS 인덕터: - MEMS(Micro-Electro-Mechanical Systems) 공정을 사용하여 제조 - 입체적이고 매달린 구조를 구현할 수 있습니다. - 일반적으로 더 높은 Q 인자와 우수한 성능을 제공합니다.
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기판 내장 인덕터:
- PCB 또는 세라믹 기판에 내장됨
- 기판의 다층 구조를 활용하여 인덕터 형성
- 상대적으로 큰 인덕턴스 값과 더 높은 전력 처리를 달성할 수 있습니다.
통합 인덕터의 기본 구조
통합 인덕터의 구조 설계는 성능 매개변수에 직접적인 영향을 미칩니다. 일반적인 통합 인덕터 구조는 다음과 같습니다.
1. 평면 나선형 구조
평면 나선형 구조는 주로 다음을 포함하는 가장 일반적인 형태의 통합 인덕터입니다.
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사각형 나선:
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구조가 간단하고 제작이 용이함
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모서리에 자기장이 집중되어 손실이 높아짐
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높은 공간 활용 효율성
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원형 나선:
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균일한 자기장 분포, 낮은 손실
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제조 공정의 복잡성이 높아짐
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일반적으로 사각 나선보다 Q 인자가 높습니다
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팔각형 나선:
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정사각형과 원형 디자인의 장점을 결합
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표준 CMOS 프로세스에서 구현이 용이함
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성능과 공간 효율성 사이의 적절한 균형
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다각형 나선:
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요구 사항에 따라 측면 수를 최적화할 수 있습니다.
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특정 애플리케이션에서 더 나은 성능 달성 가능
2. 다층 적층 구조
다층 적층 구조는 칩 또는 패키지의 여러 금속 층을 활용하여 3차원 인덕터 구조를 형성합니다.
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시리즈 스태킹:
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직렬로 연결된 여러 나선형 인덕터 레이어
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더 큰 인덕턴스 값을 얻을 수 있습니다.
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더 높은 기생 용량
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병렬 스태킹:
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병렬로 연결된 여러 나선형 인덕터 레이어
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DC 저항 감소
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고전류 애플리케이션에 적합
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대칭형 스태킹:
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상층과 하층의 나선형 방향이 반대임
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기생 용량 감소
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자기 공명 주파수 향상
3. 매달린 구조물
매달린 구조는 주로 MEMS 인덕터에 사용되며 미세 가공 기술을 통해 매달린 도체 구조를 만듭니다.
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매달린 나선:
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기판과의 결합 감소
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기판 손실 감소
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Q 인자 개선
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3차원 솔레노이드:
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칩 표면에 수직인 솔레노이드 구조
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기판에 수직인 자속 방향
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와전류 손실 감소
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원환형 구조:
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폐쇄형 자기 회로, 자기장 누출 최소화
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구조가 복잡하여 제작이 어려움
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뛰어난 EMI 성능
작동 원리 및 물리적 메커니즘
통합 인덕터의 작동 원리는 패러데이의 전자기 유도 법칙을 기반으로 하는 기존 인덕터와 동일합니다. 그러나 미세한 크기와 고유한 통합 환경으로 인해 물리적 메커니즘에는 몇 가지 독특한 특성이 있습니다.
1. 전자기 유도 메커니즘
통합 인덕터의 도체 구조를 통해 전류가 흐를 때:
- 전류에 비례하는 자속 밀도로 도체 주위에 자기장이 생성됩니다.
- 전류가 변하면 그에 따라 자기장이 변한다.
- 변화하는 자기장은 도체에 역기전력을 유도합니다.
- 이 역기전력은 전류 변화에 반대하여 유도 특성으로 나타납니다.
2. 손실 메커니즘
통합 인덕터의 손실 메커니즘은 기존 인덕터보다 더 복잡합니다.
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도체 손실:
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DC 저항 손실(I²R)
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표피 효과 손실(고주파에서 도체 표면의 전류 집중)
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근접 효과 손실(인접 도체 전류의 상호 영향)
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기판 손실:
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용량성 결합 손실(도체와 기판 사이의 용량성 결합)
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와전류 손실(기판에 와전류를 유도하는 자기장)
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변위 전류 손실(기판 용량을 통한 교류)
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방사 손실:
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전자파 방사 손실(고주파에서 상당함)
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인덕터 크기 및 작동 주파수 관련
3. 등가 회로 모델
통합 인덕터의 등가 회로 모델에는 일반적으로 다음이 포함됩니다.
- 메인 인덕턴스 L: 이상적인 인덕턴스 값
- 직렬 저항 Rs: 도체 손실을 나타냄
- 병렬 정전 용량 Cp: 턴 간 정전 용량과 접지 정전 용량을 나타냅니다.
- 기판 용량 Csub 및 기판 저항 Rsub: 기판과의 결합을 나타냅니다.
- 상호 인덕턴스 M: 주변 회로와의 자기 결합을 나타냅니다.
이러한 매개변수는 Q 인자, 자체 공진 주파수, 유효 인덕턴스 값을 비롯한 통합 인덕터의 성능 특성을 종합적으로 결정합니다.
온칩의 설계 과제 및 성능 제한 인덕터
온칩 인덕터는 반도체 칩에서 직접 제조된 유도성 부품입니다. 고집적도라는 이점을 제공하지만 심각한 설계 문제와 성능 제한에도 직면해 있습니다.
크기와 성능 간의 근본적인 모순
온칩 인덕터가 직면한 가장 근본적인 문제는 크기와 성능 간의 모순입니다.
1. 인덕턴스 값과 면적의 관계
온칩 인덕터의 인덕턴스 값은 점유 면적과 밀접한 관련이 있습니다.
- 평면 나선형 인덕터 인덕턴스의 대략적인 공식:
L ₀ × n² × davg × c₁ × ln(c²/ρ)
여기서:
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n은 회전 수입니다.
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davg는 평균 직경입니다.
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c₁ 및 c₂는 모양 관련 상수입니다.
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ρ는 채우기 비율(도체 폭 대 간격 비율)
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면적 효율성 제한:
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인덕턴스 값은 면적에 대략 비례합니다.
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1nH 인덕터는 일반적으로 표준 CMOS 공정에서 약 100μm×100μm 면적을 필요로 합니다.
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10nH보다 큰 인덕터는 온칩으로 구현하기가 매우 어렵습니다.
2. Q-팩터와 크기의 관계
Q-팩터는 인덕터 성능을 평가하는 핵심 지표로, 에너지에 대한 에너지 저장 비율로 정의됩니다. 손실:
Q = ΩL/R
온칩 인덕터의 경우:
- 인덕터 크기에 따라 Q 인자가 증가합니다.
- 소형 인덕터는 일반적으로 Q 인자가 매우 낮습니다(<10).
- 동일한 공정에서 Q 인자는 인덕터 직경에 대략 비례합니다
공정 제한 및 과제
반도체 제조 공정은 온칩 인덕터 설계에 여러 가지 제한을 부과합니다.
1. 금속 레이어 두께 제한
CMOS 프로세스의 금속 상호 연결 레이어는 일반적으로 매우 얇습니다.
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표준 CMOS 프로세스:
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일반 금속층 두께 : 0.5~1μm
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상부 금속층 두께 : 2~3μm
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알루미늄 상호 연결보다 약간 두꺼운 구리 상호 연결
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두께가 성능에 미치는 영향:
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얇은 금속층으로 인해 DC 저항이 높아짐
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스킨 효과는 고주파수에서 유효 저항을 더욱 증가시킵니다.
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인덕터의 최대 전류 전달 용량을 제한합니다.
2. 금속 충진 밀도 규칙
최신 CMOS 공정에서는 CMP(화학적 기계적 연마) 공정에서 평면성을 보장하기 위해 여러 층에 걸쳐 균일한 금속 충진 밀도가 필요합니다.
- 일반적인 채우기 밀도 요구 사항: 20%~80%
- 인덕터 설계에 미치는 영향:
- 인덕터 주변에 금속 충전재 추가 필요
- 금속 충전재는 인덕터와 기생 결합을 생성합니다.
- Q 인자 감소 및 인덕턴스 값 변경
3. 설계 규칙 제한
반도체 공정 설계 규칙은 인덕터 구조에 엄격한 제한을 적용합니다.
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최소 라인 너비 및 간격:
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단위 면적당 최대 회전 수를 제한합니다.
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인덕턴스 값과 Q 인자에 영향을 미칩니다
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금속층 간격:
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다층 적층 인덕터의 성능을 제한합니다.
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층간 기생 용량 증가
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규칙을 통해:
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층간 연결에서 전류 밀도를 제한합니다.
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직렬 저항 증가
